急！用VERILOG HDL 语言实现750khz的输入，FPGA（50M）,所以做一个分频，把50M分成750khz作为时钟输入。
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热心网友
always @(posdge clk)
begin
counter<=counter+1;
if(counter==33)
begin
counter<=0;
CLK<=~CKL;///CLK可以作为新的时钟信号
end
end
end
热心网友
50M分成750K，分频系数为50/0.75=66.66666667,也就是平均每66.6666667个50M时钟周期产生一个周期的750K信号。
对于66.66666667个周期，verilog实现上有难度，但是注意到“平均”二字，就没有难度了。
只要实现每三个输出脉冲，其中两个是67个时钟周期宽度，而有一个是66个时钟周期宽度即可，这样你的输出时钟周期就是（67+67+66）/3=66.66666667个50M 时钟周期。
当然此时的时钟略有抖动，有时宽度为67个50M 时钟周期，有时为66个50M 时钟周期，但是站在很长的一段时间内统计，你的输出时钟就是50M/66.66666667=750K.
热心网友
使用的什么芯片啊？用芯片的自带的pll不行吗？
