(12)发明专利申请
(10)申请公布号(10)申请公布号 CN 104615184 A (43)申请公布日(43)申请公布日 2015.05.13
(21)申请号 201510012921.4(22)申请日 2015.01.12
(71)申请人华中科技大学
地址430074 湖北省武汉市洪山区珞喻路
1037号(72)发明人邹志革 孙帆 雷鑑铭 邹雪城
蔡湧达(74)专利代理机构华中科技大学专利中心
42201
代理人廖盈春(51)Int.Cl.
G05F 1/56(2006.01)
权利要求书2页 说明书10页 附图5页
(54)发明名称
一种CMOS基准电流和基准电压产生电路(57)摘要
本发明公开了一种CMOS基准电流和基准电压产生电路。构建了两个工作于饱和区的MOS管，使流过这两个MOS管的电流相等且由其栅源电压的绝对值之差得到，并利用该电流产生基准电流或基准电压。在这两个MOS管的导电类型相同时，通过调整其尺寸，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差；在这两个MOS管的导电类型相反时，通过调整其尺寸，使输出的基准电压对温度的导数为0。本发明能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响。此外，本发明是纯CMOS电路，电路的功耗较低，且芯片的面积较传统的带隙基准源明显降低。 C N 1 0 4 6 1 5 1 8 4 A CN 104615184 A
权 利 要 求 书
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1.一种CMOS基准电流产生电路，其特征在于，包括第一MOS管、第二MOS管和第一电阻；所述第一MOS管和所述第一电阻连接构成第一电流支路，所述第二MOS管为二极管连接，构成第二电流支路，所述第一电流支路和所述第二电流支路并联；所述第一MOS管和所述第二MOS管工作在饱和区，流过所述第一电流支路和所述第二电流支路的电流相等且为所述第二MOS管和所述第一MOS管的栅源电压的绝对值之差与所述第一电阻的阻值之比；利用流过所述第一电流支路的电流产生基准电流；其中，所述第一MOS管和所述第二MOS管的导电类型相同时，所述第一MOS管和所述第二MOS管的宽长比相等。
2.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第二和第三PMOS管P22和P23以及第一和第二NMOS管N21和N22；所述第一MOS管为第一PMOS管P21，所述第二MOS管为第四PMOS管P24或第三NMOS管N23；
所述第一至第三PMOS管P21～P23的源极连接电源VDD，所述第一PMOS管P21的漏极通过所述第一电阻连接所述第一NMOS管N21的漏极，所述第一PMOS管P21的栅极连接所述第二和第三PMOS管P22和P23的栅极以及所述第一PMOS管P21的漏极，所述第二PMOS管P22的漏极连接所述第二NMOS管N22的漏极和栅极以及所述第一NMOS管N21的栅极，所述第一和第二NMOS管N21和N22的源极接地；所述第三PMOS管P23的漏极作为所述基准电流产生电路的输出端Iref；
所述第二MOS管为第四PMOS管P24时，所述第四PMOS管P24的源极连接电源VDD，所述第四PMOS管P24的漏极和栅极连接所述第一NMOS管N21的漏极；所述第二MOS管为第三NMOS管N23时，所述第三NMOS管N23的漏极和栅极连接电源VDD，所述第三NMOS管N23的源极连接所述第一NMOS管N21的漏极。
3.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一至第三PMOS管P41～P43以及第一NMOS管N41；所述第一MOS管为第二NMOS管N42，所述第二MOS管为第三NMOS管N43或第四PMOS管P44；
所述第一至第三PMOS管P41～P43的源极连接电源VDD，所述第一PMOS管P41的漏极连接所述第一NMOS管N41的漏极，所述第一PMOS管P41的栅极连接所述第二和第三PMOS管P42和P43的栅极以及所述第一PMOS管P41的漏极，所述第二PMOS管P42的漏极通过所述第一电阻连接所述第二NMOS管N42的漏极和栅极以及所述第一NMOS管N41的栅极，所述第一和第二NMOS管N41和N42的源极接地，所述第三PMOS管P43的漏极作为所述基准电流产生电路的输出端Iref；
所述第二MOS管为第三NMOS管N43时，所述第三NMOS管N43的漏极和栅极连接所述第二PMOS管P42的漏极，所述第三NMOS管N43的源极接地；所述第二MOS管为第四PMOS管P44时，所述第四PMOS管P44的源极连接所述第二PMOS管P42的漏极，所述第四PMOS管P44的漏极和栅极接地。
4.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一PMOS管P61，第三至第六PMOS管P63～P66，以及第一至第七NMOS管N61～N67；所述第一MOS管为第二PMOS管P62，所述第二MOS管为第七PMOS管P67或第八NMOS管N68；
所述第一至第四PMOS管P61～P64的源极连接电源VDD；所述第一PMOS管P61的漏极连接所述第一NMOS管N61的漏极和栅极以及所述第二NMOS管N62的栅极，所述第一NMOS管N61
的源极连接所述第二NMOS管N62的漏极，所述第二NMOS管N62的源极连接所述第三NMOS管
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权 利 要 求 书
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N63的漏极和栅极；所述第二PMOS管P62的漏极通过所述第一电阻连接所述第四NMOS管N64的漏极，所述第四NMOS管N64的源极连接所述第六NMOS管N66的漏极；所述第三PMOS管P63的漏极连接所述第五PMOS管P65的源极，所述第五PMOS管P65的漏极连接所述第五NMOS管N65的漏极以及所述第六和第七NMOS管N66和N67的栅极，所述第五NMOS管N65的源极连接所述第七NMOS管N67的漏极，所述第四和第五NMOS管N64和N65的栅极连接所述第一NMOS管N61的源极，所述第三NMOS管N63以及所述第六和第七NMOS管N66和N67的源极接地；所述第四PMOS管P64的漏极连接所述第六PMOS管P66的源极，所述第二至第四PMOS管P62～P64的栅极连接所述第一PMOS管P61的栅极，所述第五和第六PMOS管P65和P66的栅极连接所述第四NMOS管N64的漏极，所述第六PMOS管P66的漏极作为所述基准电流产生电路的输出端Iref；
所述第二MOS管为第七PMOS管P67时，所述第七PMOS管P67的源极连接电源VDD，所述第七PMOS管P67的漏极和栅极连接所述第四NMOS管N64的漏极；所述第二MOS管为第八NMOS管N68时，所述第八NMOS管N68的漏极和栅极连接电源VDD，所述第八NMOS管N68的源极连接所述第四NMOS管N64的漏极。
5.如权利要求1所述的CMOS基准电流产生电路，其特征在于，还包括第一至第九PMOS管P81～P89以及第一和第二NMOS管N81和N82；所述第一MOS管为第三NMOS管N83，所述第二MOS管为第四NMOS管N84或第十PMOS管P810；
所述第一至第四PMOS管P81～P84的源极连接电源VDD；所述第一PMOS管P81的栅极和漏极连接所述第五PMOS管P85的源极，所述第五PMOS管P85的漏极连接所述第六PMOS管P86的源极，所述第五PMOS管P85的栅极连接所述第六PMOS管P86的栅极和漏极以及所述第一NMOS管N81的漏极；所述第二PMOS管P82的漏极连接所述第七PMOS管P87的源极，所述第七PMOS管P87的漏极连接所述第二NMOS管N82的漏极；所述第三PMOS管P83的漏极连接所述第八PMOS管P88的源极，所述第八PMOS管P88的漏极通过所述第一电阻连接所述第三NMOS管N83的漏极和栅极以及所述第一和第二NMOS管N81和N82的栅极；所述第一至第三NMOS管N81～N83的源极接地；所述第四PMOS管P84的栅极连接所述第二和第三PMOS管P82和P83的栅极以及所述第七PMOS管P87的漏极，所述第四PMOS管P84的漏极连接所述第九PMOS管P89的源极，所述第七至第九PMOS管P87～P89的栅极连接所述第五PMOS管P85的漏极，所述第九PMOS管的漏极作为所述基准电流产生电路的输出端Iref；
所述第二MOS管为第四NMOS管N84时，所述第四NMOS管N84的漏极和栅极连接所述第八PMOS管P88的漏极，所述第四NMOS管N84的源极接地；所述第二MOS管为第十PMOS管P810时，所述第十PMOS管P810的源极连接所述第八PMOS管P88的漏极，所述第十PMOS管P810的漏极和栅极接地。
6.一种CMOS基准电压产生电路，其特征在于，包括权利要求1至5中任一项所述的CMOS基准电流产生电路和第二电阻；所述第二电阻的一端连接所述基准电流产生电路的输出端Iref，作为所述基准电压产生电路的输出端Vref，所述第二电阻的另一端接地；其中，所述第一MOS管和所述第二MOS管的导电类型相反时，所述基准电压产生电路输出的基准电压对温度的导数为0。
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说 明 书
一种CMOS基准电流和基准电压产生电路
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技术领域
本发明属于模拟集成电路技术领域，更具体地，涉及一种CMOS基准电流和基准电压产生电路。
[0001]
背景技术
基准电压源和基准电流源是许多模拟和数模混合集成电路中的一个重要的单元
模块，广泛应用于能量转换器、模数转换器和低压差线性稳压器等电路中。随着集成电路芯片尺寸的不断缩小，同时性能的不断提升，设计高精度低电压低功耗高性能的电压基准源和基准电流源，已经成为集成电路领域中的一个受关注的焦点。[0003] 传统的最常用的基准电压源是带隙基准源，其基本的设计思路是：利用双极型晶体管的具有负温度系数的基极和发射极的电压差VBE，以及具有正温度系数的两个不同发射结面积的发射结电压之差△VBE，将两者按照一定的加权相加，就可以得到一个基本与温度无关的零温度系数的基准电压。[0004] 但是，利用双极型晶体管的特性设计的带隙基准源具有一系列的缺点。首先，具有负温度系数的基极和发射极的电压差VBE，其电压值在0.7V左右，对于电压要求较低的基准电压源则不适用。其次，双极型晶体管的面积较大，增加了设计电路的成本。最后，带隙电压源正常工作时，流过双极型晶体管的电流较大，一般为uA量级，增大了电路的功耗。[0005] 传统的基准电流源采用自举的方法，利用工作于饱和区的电流镜和一个连接在电流镜的一个MOS管源极的电流调节电阻，得到和电源电压无关的基准电流。这种情况忽略了沟长调制效应，实际得到的电流受到电源的影响，电源电压调整率较大。
[0002]
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种CMOS基准电流和基准电压产生电路，能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响，且电路功耗低，芯片面积小。
[0007] 为实现上述目的，按照本发明的一个方面，提供了一种CMOS基准电流产生电路，其特征在于，包括第一MOS管、第二MOS管和第一电阻；所述第一MOS管和所述第一电阻连接构成第一电流支路，所述第二MOS管为二极管连接，构成第二电流支路，所述第一电流支路和所述第二电流支路并联；所述第一MOS管和所述第二MOS管工作在饱和区，流过所述第一电流支路和所述第二电流支路的电流相等且为所述第二MOS管和所述第一MOS管的栅源电压的绝对值之差与所述第一电阻的阻值之比；利用流过所述第一电流支路的电流产生基准电流；其中，所述第一MOS管和所述第二MOS管的导电类型相同时，所述第一MOS管和所述第二MOS管的宽长比相等。
[0006]
优选地，该CMOS基准电流产生电路还包括第二和第三PMOS管P22和P23以及第一
和第二NMOS管N21和N22；所述第一MOS管为第一PMOS管P21，所述第二MOS管为第四PMOS
[0008]
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说 明 书
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管P24或第三NMOS管N23；所述第一至第三PMOS管P21～P23的源极连接电源VDD，所述第一PMOS管P21的漏极通过所述第一电阻连接所述第一NMOS管N21的漏极，所述第一PMOS管P21的栅极连接所述第二和第三PMOS管P22和P23的栅极以及所述第一PMOS管P21的漏极，所述第二PMOS管P22的漏极连接所述第二NMOS管N22的漏极和栅极以及所述第一NMOS管N21的栅极，所述第一和第二NMOS管N21和N22的源极接地；所述第三PMOS管P23的漏极作为所述基准电流产生电路的输出端Iref；所述第二MOS管为第四PMOS管P24时，所述第四PMOS管P24的源极连接电源VDD，所述第四PMOS管P24的漏极和栅极连接所述第一NMOS管N21的漏极；所述第二MOS管为第三NMOS管N23时，所述第三NMOS管N23的漏极和栅极连接电源VDD，所述第三NMOS管N23的源极连接所述第一NMOS管N21的漏极。[0009] 优选地，该CMOS基准电流产生电路还包括第一至第三PMOS管P41～P43以及第一NMOS管N41；所述第一MOS管为第二NMOS管N42，所述第二MOS管为第三NMOS管N43或第四PMOS管P44；所述第一至第三PMOS管P41～P43的源极连接电源VDD，所述第一PMOS管P41的漏极连接所述第一NMOS管N41的漏极，所述第一PMOS管P41的栅极连接所述第二和第三PMOS管P42和P43的栅极以及所述第一PMOS管P41的漏极，所述第二PMOS管P42的漏极通过所述第一电阻连接所述第二NMOS管N42的漏极和栅极以及所述第一NMOS管N41的栅极，所述第一和第二NMOS管N41和N42的源极接地，所述第三PMOS管P43的漏极作为所述基准电流产生电路的输出端Iref；所述第二MOS管为第三NMOS管N43时，所述第三NMOS管N43的漏极和栅极连接所述第二PMOS管P42的漏极，所述第三NMOS管N43的源极接地；所述第二MOS管为第四PMOS管P44时，所述第四PMOS管P44的源极连接所述第二PMOS管P42的漏极，所述第四PMOS管P44的漏极和栅极接地。[0010] 优选地，该CMOS基准电流产生电路还包括第一PMOS管P61，第三至第六PMOS管P63～P66，以及第一至第七NMOS管N61～N67；所述第一MOS管为第二PMOS管P62，所述第二MOS管为第七PMOS管P67或第八NMOS管N68；所述第一至第四PMOS管P61～P64的源极连接电源VDD；所述第一PMOS管P61的漏极连接所述第一NMOS管N61的漏极和栅极以及所述第二NMOS管N62的栅极，所述第一NMOS管N61的源极连接所述第二NMOS管N62的漏极，所述第二NMOS管N62的源极连接所述第三NMOS管N63的漏极和栅极；所述第二PMOS管P62的漏极通过所述第一电阻连接所述第四NMOS管N64的漏极，所述第四NMOS管N64的源极连接所述第六NMOS管N66的漏极；所述第三PMOS管P63的漏极连接所述第五PMOS管P65的源极，所述第五PMOS管P65的漏极连接所述第五NMOS管N65的漏极以及所述第六和第七NMOS管N66和N67的栅极，所述第五NMOS管N65的源极连接所述第七NMOS管N67的漏极，所述第四和第五NMOS管N64和N65的栅极连接所述第一NMOS管N61的源极，所述第三NMOS管N63以及所述第六和第七NMOS管N66和N67的源极接地；所述第四PMOS管P64的漏极连接所述第六PMOS管P66的源极，所述第二至第四PMOS管P62～P64的栅极连接所述第一PMOS管P61的栅极，所述第五和第六PMOS管P65和P66的栅极连接所述第四NMOS管N64的漏极，所述第六PMOS管P66的漏极作为所述基准电流产生电路的输出端Iref；所述第二MOS管为第七PMOS管P67时，所述第七PMOS管P67的源极连接电源VDD，所述第七PMOS管P67的漏极和栅极连接所述第四NMOS管N64的漏极；所述第二MOS管为第八NMOS管N68时，所述第八NMOS管N68的漏极和栅极连接电源VDD，所述第八NMOS管N68的源极连接所述第四NMOS管N64的漏极。[0011] 优选地，该CMOS基准电流产生电路还包括第一至第九PMOS管P81～P89以及第一
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和第二NMOS管N81和N82；所述第一MOS管为第三NMOS管N83，所述第二MOS管为第四NMOS管N84或第十PMOS管P810；所述第一至第四PMOS管P81～P84的源极连接电源VDD；所述第一PMOS管P81的栅极和漏极连接所述第五PMOS管P85的源极，所述第五PMOS管P85的漏极连接所述第六PMOS管P86的源极，所述第五PMOS管P85的栅极连接所述第六PMOS管P86的栅极和漏极以及所述第一NMOS管N81的漏极；所述第二PMOS管P82的漏极连接所述第七PMOS管P87的源极，所述第七PMOS管P87的漏极连接所述第二NMOS管N82的漏极；所述第三PMOS管P83的漏极连接所述第八PMOS管P88的源极，所述第八PMOS管P88的漏极通过所述第一电阻连接所述第三NMOS管N83的漏极和栅极以及所述第一和第二NMOS管N81和N82的栅极；所述第一至第三NMOS管N81～N83的源极接地；所述第四PMOS管P84的栅极连接所述第二和第三PMOS管P82和P83的栅极以及所述第七PMOS管P87的漏极，所述第四PMOS管P84的漏极连接所述第九PMOS管P89的源极，所述第七至第九PMOS管P87～P89的栅极连接所述第五PMOS管P85的漏极，所述第九PMOS管的漏极作为所述基准电流产生电路的输出端Iref；所述第二MOS管为第四NMOS管N84时，所述第四NMOS管N84的漏极和栅极连接所述第八PMOS管P88的漏极，所述第四NMOS管N84的源极接地；所述第二MOS管为第十PMOS管P810时，所述第十PMOS管P810的源极连接所述第八PMOS管P88的漏极，所述第十PMOS管P810的漏极和栅极接地。
[0012] 按照本发明的另一方面，提供了一种CMOS基准电压产生电路，其特征在于，包括上述任一CMOS基准电流产生电路和第二电阻；所述第二电阻的一端连接所述基准电流产生电路的输出端Iref，作为所述基准电压产生电路的输出端Vref，所述第二电阻的另一端接地；其中，所述第一MOS管和所述第二MOS管的导电类型相反时，所述基准电压产生电路输出的基准电压对温度的导数为0。[0013] 总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
[0014] (1)构建了两个工作于饱和区的MOS管，使流过这两个MOS管的电流相等且由其栅源电压的绝对值之差得到，并利用该电流产生基准电流或基准电压。在这两个MOS管的导电类型相同(均为NMOS管或均为PMOS管)时，通过调整其尺寸，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差；在这两个MOS管的导电类型相反(一个为NMOS管，另一个为PMOS管)时，通过调整其尺寸，使输出的基准电压对温度的导数为0。本发明能有效消除温度对基准电压的影响，从而大幅降低基准电压的温度漂移系数，还能最大限度地降低电源电压和工艺对基准电流和基准电压的影响。[0015] (2)采用共源共栅的电流镜像结构，能减小沟道长度调制效应的影响，大幅提高电流镜像的精度，并进一步降低基准电压的温度漂移系数。[0016] (3)本发明是纯CMOS电路，电路的功耗较低，且芯片的面积较传统的带隙基准源明显降低。附图说明
图1是基本的电流源电路；
[0018] 图2是本发明第一个实施例的P-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
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图3是本发明第二个实施例的N-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0020] 图4是本发明第三个实施例的N-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0021] 图5是本发明第四个实施例的P-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0022] 图6是本发明第五个实施例的P-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0023] 图7是本发明第六个实施例的N-P型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0024] 图8是本发明第七个实施例的N-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路；
[0025] 图9是本发明第八个实施例的P-N型CMOS基准电流和基准电压产生电路；其中，(a)基准电流产生电路，(b)基准电压产生电路。
具体实施方式
[0026] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0027] 本发明是在传统的电流源电路的基础上改进得到，传统的基本电流源电路如图1所示。PMOS管P11与P12构成一对电流镜结构，且P11和P12具有相同的尺寸，所以使电流Iref1和Iout相等。由于电阻Rs的作用，NMOS管N11和N12的栅源电压不相等。使N12的宽长比是N11的K1倍，则有：
[0028] VGSN11＝VGSN12+IoutRs (1)[0029] 其中，VGSN11和VGSN12分别为N11和N12的栅源电压。又电流源正常工作时，N11和N12工作于饱和区，所以有：
[0030] [0031] [0032]
则可以得到输出电流为：
其中，μnCOX是N11和N12的工艺常数，(W/L)N11是N11的宽长比，VTHN11和VTHN12分别是N11和N12的阈值电压。[0034] 由式(3)可以看到，理论上输出的电流与电源电压无关。但实际上，由于沟长调制效应的作用，电路中的电流受到电源电压的影响。此外，工艺也对电流有影响。为最大限度地减小沟长调制效应，在图1的电路中，P11、P12应采用较长沟道的器件。
[0033] [0035]
在传统的电流源的基础上，设计基准电流和基准电压产生电路，能使输出的基准
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电流和基准电压基本与电源电压无关，以提高线性调整率和电源抑制比。
[0036] 本发明第一个实施例的P-P型CMOS基准电流和基准电压产生电路如图2所示。如图2(a)所示，基准电流产生电路包括第一至第四PMOS管P21～P24，第一和第二NMOS管N21和N22，以及第一电阻R21。第一至第四PMOS管P21～P24的源极连接电源VDD，第一PMOS管P21的漏极通过第一电阻R21连接第一NMOS管N21的漏极，第一PMOS管P21的栅极连接第二和第三PMOS管P22和P23的栅极以及第一PMOS管P21的漏极，第二PMOS管P22的漏极连接第二NMOS管N22的漏极和栅极以及第一NMOS管N21的栅极，第一和第二NMOS管N21和N22的源极接地，第四PMOS管P24的漏极连接第四PMOS管P24的栅极和第一NMOS管N21的漏极，第三PMOS管P23的漏极作为基准电流产生电路的输出端Iref。[0037] 如图2(a)所示，P21和P22构成电流镜像结构，其宽长比之比为1:1，使流过P21和P22的电流相等，均为I2。N21和N22也构成一对电流镜结构，其宽长比之比为2:1，则流过N21的电流为2I2，流过N22的电流为I2。P24为二极管连接，因为流过N21的电流为2I2，流过P21的电流为I2，故流过P24的电流也为I2。可以得到I2为：
[0038]
其中，VGSP24和VGSP21分别为P24和P21的栅源电压。电路正常工作时，P21和P24处于饱和状态，可以分别得到：
[0039] [0040]
[0041] [0042]
其中，VTHP24和VTHP21分别为P24和P21的阈值电压，μpCOX是P24和P21的工艺常数，(W/L)P24和(W/L)P21分别是P24和P21的宽长比。将式(5)和(6)代入式(4)，得到I2的表达式为：
[0043]
对于PMOS器件，阈值电压VTHP和载流子的迁移率都受到温度的影响。且阈值电压
与温度的近似线性关系为：
[0045] VTHP(T)＝VTHP(T0)-αvtP(T-T0) (8)[0046] 其中，VTHP(T0)为温度为T0时PMOS管的阈值电压；αvtP是PMOS管阈值电压的温度系数，其值介于1mV/℃至4mV/℃之间。[0047] 在式(7)中，第一项即P24和P21的阈值电压之差。由于电阻R21的影响，P24和P21的偏置点不相同，故P24和P21的栅源电压并不相等，且P24和P21均工作在饱和区，也就是说，P24和P21在T0时的阈值电压不相同。由(8)可以看出，阈值电压的温度系数一定，两个不同的阈值电压之差与温度无关，为定值。因此，需要消除式(7)中第二项中电流及迁移率受温度的影响，为此，通过使P24和P21的尺寸相同，且使I2尽量较小，可以使式(7)中第二项趋
[0044]
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近于0。
[0048] [0049]
从而得到I2为：
P23构成了基准电流产生电路的输出电路。P23的宽长比是P22的K倍，通过复制电流，输出的基准电流为：
[0050] [0051]
基准电压产生电路如图2(b)所示，在基准电流产生电路的基础上增加了第二电阻R22，第二电阻R22的一端连接基准电流产生电路的输出端Iref，作为基准电压产生电路的输出端Vref，另一端接地。P23和R22构成了基准电压产生电路的输出电路，输出的基准电压为：
[0052] [0053]
由式(10)和(11)可知，可以通过调整K的值，即通过改变输出镜像晶体管的尺
寸，改变输出的基准电流和基准电压值。[0055] 由式(9)和(10)可以看出，电流I2与两个PMOS器件的阈值电压的绝对值之差有关，与电源电压无关，故输出的电流Iref基本不随电源电压和工艺变化，稳定度非常高，基准电流产生电路可作为基准电流源使用。[0056] 由式(11)可以看出，输出的基准电压Vref与两个PMOS器件的阈值电压的绝对值之差，电阻R22和R21之比，以及电流放大倍数K有关，与电源电压和温度无关(由于两个PMOS器件对温度的变化趋势相同，且基准电压产生电路采用的是比例电阻，故可以不考虑温度对电阻的影响)。由于输出的基准电压与两个PMOS器件的阈值电压的绝对值之差成正比，基准电压产生电路的电源抑制比较大，且输出的基准电压的温度系数非常小。[0057] 由于NMOS管和PMOS管的阈值电压具有相似的性质，故可通过改变两个MOS管的类型，构成不同的电路结构，而得到相似特性的基准电流和基准电压产生电路。因此，对于两个阈值电压差值，可以根据MOS管的不同类型，得到四种不同的电路结构。除了图2的P-P型之外，还有N-P、N-N和P-N三种类型。
[0058] 本发明第二个实施例的N-P型CMOS基准电流和基准电压产生电路如图3所示。与第一个实施例相比，除将第四PMOS管P24替换为第三NMOS管N23之外，其它结构相同，在此不再赘述。
[0059] 如图3(a)所示，流过P21、P22和N23的电流均为I3，P21和N23均工作于饱和区，可以得到I3为：
[0054] [0060]
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其中，VTHN23为N23的阈值电压，μnCOX和(W/L)N23分别为N23的工艺常数和宽长比。对于NMOS器件，其阈值电压VTHN和温度的近似线性关系为：[0062] VTHN(T)＝VTHN(T0)-αvtN(T-T0) (13)[0063] 其中，VTHN(T0)为温度为T0时NMOS器件的阈值电压，αvtN是NMOS阈值电压的温度系数，且小于PMOS阈值电压的温度系数αvtP。载流子迁移率与温度的关系为：
-m
[0064] μ(T)＝μ(T0)(T/T0) (14)[0065] 输出的基准电流为：
[0066]
[0067] [0068]
如图3(b)所示，输出的基准电压为：
将式(8)、(13)和(14)代入式(16)中可知，式(16)的第一项的温度系数为正，第
二项的温度系数与(W/L)N23和(W/L)P21有关，(W/L)N23和(W/L)P21取适当的值，使得式(16)对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。
[0070] 本发明第三个实施例的N-N型CMOS基准电流和基准电压产生电路如图4所示。如图4(a)所示，基准电流产生电路包括第一至第三PMOS管P41～P43，第一至第三NMOS管N41～N43，以及第一电阻R41。第一至第三PMOS管P41～P43的源极连接电源VDD，第一PMOS管P41的漏极连接第一NMOS管N41的漏极，第一PMOS管P41的栅极连接第二和第三PMOS管P42和P43的栅极以及第一PMOS管P41的漏极，第二PMOS管P42的漏极通过第一电阻R41连接第二NMOS管N42的漏极和栅极以及第一NMOS管N41的栅极，第三NMOS管N43的栅极和漏极连接第二PMOS管P42的漏极，第一至第三NMOS管N41～N43的源极接地，第三PMOS管P43的漏极作为基准电流产生电路的输出端Iref。
[0069] [0071]
如图4(a)所示，P41和P42构成电流镜像结构，其宽长比之比为1:2，使流过P41的
电流为I4，流过P42的电流为2I4，N41和N42也构成一对电流镜像结构，其宽长比之比为1:1，则流过N41和N42的电流相等，均为I4。N43为二极管连接，流过N43的电流为I4。可以得到为I4：
[0072]
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其中，VTHN43和VTHN42分别为N43和N42的阈值电压，μnCOX是N43和N42的工艺常数，(W/L)N43和(W/L)N42分别是N43和N42的宽长比。由于N43和N42均为NMOS管，且流过的电流相等，故使N43和N42的管子尺寸相同，即宽长比相等，就可以使式(17)中的第二项为零，电流I4只与N43和N42的阈值电压差和电阻R41有关。
[0074] P43构成了基准电流产生电路的输出电路。P43的宽长比是P42的K倍，通过复制电流，输出的基准电流为：
[0075] [0076] [0077]
基准电压产生电路如图4(b)所示，输出的基准电压为：
可见，N-N型CMOS基准电流和基准电压产生电路与P-P型类似，都是通过使流过两个MOS管的电流相等，将其栅源电压的绝对值之差转化为电流，再通过使两个MOS管的宽长比相等，将其栅源电压的绝对值之差转化为其阈值电压的绝对值之差，从而将其阈值电压的绝对值之差转化为电流，并利用该电流产生基准电压或基准电流。
[0079] 本发明第四个实施例的P-N型CMOS基准电流和基准电压产生电路如图5所示。与第三个实施例相比，除将第三NMOS管N43替换为第四PMOS管P44之外，其它结构相同，在此不再赘述。
[0080] P-N型CMOS基准电流和基准电压产生电路与N-P型类似，都是通过使流过两个MOS管的电流相等，将其栅源电压的绝对值之差转化为电流，并利用该电流产生基准电压或基准电流。选择合适的P44和N42的宽长比，使得输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。[0081] 由于沟长调制效应的影响，上述基准电流和基准电压产生电路的电流并非严格与电源电压无关。事实上，产生的误差主要是由电流镜在复制电流时，并非严格精确复制造成的。因此，上述电路对电流精度的要求很高，电路中镜像结构的电流复制需要非常精确。为减小沟长调制效应的影响，使电流能够尽可能被精确复制，上述电路中的晶体管一般采用较长的沟道。[0082] 此外，在图2～5所示的基准电流和基准电压产生电路的基础上作进一步改进，采用共源共栅的电流镜像结构减小沟长调制效应的影响，以尽可能精确地复制电流，并减小基准电压的温度系数，分别得到如图6～9所示的CMOS基准电压和基准电流产生电路。[0083] 本发明第五个实施例的P-P型CMOS基准电流和基准电压产生电路如图6所示。如图6(a)所示，基准电流产生电路包括第一至第七PMOS管P61～P67，第一至第七NMOS管N61～N67，以及第一电阻R61。第一至第四PMOS管P61～P64以及第七PMOS管P67的源极连
[0078]
接电源VDD；第一PMOS管P61的漏极连接第一NMOS管N61的漏极和栅极以及第二NMOS管N62的栅极，第一NMOS管N61的源极连接第二NMOS管N62的漏极，第二NMOS管N62的源极连接第三NMOS管N63的漏极和栅极；第二PMOS管P62的漏极通过第一电阻R61连接第四NMOS管N64的漏极，第四NMOS管N64的源极连接第六NMOS管N66的漏极；第三PMOS管P63的漏极连接第五PMOS管P65的源极，第五PMOS管P65的漏极连接第五NMOS管N65的漏极以及第六和
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第七NMOS管N66和N67的栅极，第五NMOS管N65的源极连接第七NMOS管N67的漏极，第四和第五NMOS管N64和N65的栅极连接第一NMOS管N61的源极，第三NMOS管N63以及第六和第七NMOS管N66和N67的源极接地；第四PMOS管P64的漏极连接第六PMOS管P66的源极，第二至第四PMOS管P62～P64的栅极连接第一PMOS管P61的栅极，第七PMOS管P67的栅极连接第七PMOS管P67和第四NMOS管N64的漏极以及第五和第六PMOS管P65和P66的栅极，第六PMOS管P66的漏极作为基准电流产生电路的输出端Iref。[0084] 与图2所示的电路相比，在N66和N67上增加了一级共栅管N64和N65，在输出端，P64和P66也构成共源共栅结构，提高了电路的电源抑制比和线性调整率。P61以及N61～N63构成偏置电路，为共栅管提供偏置栅压。P62和P63的宽长比之比为1:1，N66和N67的宽长比之比为2:1，流过P62和P67的电流相等，通过使P62和P67的尺寸相同，将P62和P67的栅源电压的绝对值之差转化为其阈值电压的绝对值之差。P64的宽长比是P63的K倍，通过复制电流，得到基准电流。
[0085] 基准电压产生电路如图6(b)所示，在基准电流产生电路的基础上增加了第二电阻R62，第二电阻R62的一端连接基准电流产生电路的输出端Iref，作为基准电压产生电路的输出端Vref，另一端接地。[0086] 相应地，根据构成阈值电压差的MOS管的类型不同，得到四种不同的电路结构，除了图6的P-P型之外，还有N-P、N-N和P-N三种类型。
[0087] 本发明第六个实施例的N-P型CMOS基准电流和基准电压产生电路如图7所示。与第五个实施例相比，除将第七PMOS管P67替换为第八NMOS管N68之外，其它结构相同，在此不再赘述。通过调整P62和N68的宽长比，使输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。
[0088] 本发明第七个实施例的N-N型CMOS基准电流和基准电压产生电路如图8所示。如图8(a)所示，基准电流产生电路包括第一至第九PMOS管P81～P89，第一至第四NMOS管N81～N84，以及第一电阻R81。第一至第四PMOS管P81～P84的源极连接电源VDD；第一PMOS管P81的栅极和漏极连接第五PMOS管P85的源极，第五PMOS管P85的漏极连接第六PMOS管P86的源极，第五PMOS管P85的栅极连接第六PMOS管P86的栅极和漏极以及第一NMOS管N81的漏极；第二PMOS管P82的漏极连接第七PMOS管P87的源极，第七PMOS管P87的漏极连接第二NMOS管N82的漏极；第三PMOS管P83的漏极连接第八PMOS管P88的源极，第八PMOS管P88的漏极通过第一电阻R81连接第三NMOS管N83的漏极和栅极以及第一和第二NMOS管N81和N82的栅极；第四NMOS管N84的栅极连接第四NMOS管N84和第八PMOS管P88的漏极，第一至第四NMOS管N81～N84的源极接地；第四PMOS管P84的栅极连接第二和第三PMOS管P82和P83的栅极以及第七PMOS管P87的漏极，第四PMOS管P84的漏极连接第九PMOS管P89的源极，第七至第九PMOS管P87～P89的栅极连接第五PMOS管P85的漏极，第九PMOS管的漏极作为基准电流产生电路的输出端Iref。[0089] 与图4所示的电路相比，在P82和P83上增加了一级共栅管P87和P88，在输出端，P84和P89也构成共源共栅结构，提高了电路的电源抑制比和线性调整率。P81、P85、P86和N81构成偏置电路，为共栅管提供偏置栅压。P82和P83的宽长比之比为1:2，N82和N83的宽长比之比为1:1，流过N83和N84的电流相等，通过使N83和N84的尺寸相同，将N83和N84的栅源电压的绝对值之差转化为其阈值电压的绝对值之差。P84的宽长比是P83的K倍，通过复制电流，
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得到基准电流。
[0090] 基准电压产生电路如图8(b)所示，在基准电流产生电路的基础上增加了第二电阻R82，第二电阻R82的一端连接基准电流产生电路的输出端Iref，作为基准电压产生电路的输出端Vref，另一端接地。
[0091] 本发明第八个实施例的P-N型CMOS基准电流和基准电压产生电路如图9所示。与第七个实施例相比，除将第四NMOS管N84替换为第十PMOS管P810之外，其它结构相同，在此不再赘述。通过调整P810和N83的宽长比，使输出的基准电压对温度的导数为0，就可以得到与温度无关的基准电压。同时可以得到不受电源电压和工艺影响的电流。[0092] 本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
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